朱樟明，张春朋，杨银堂，付永朝

　　（西安电子科技大学微电子研究所，西安710071）　

　　摘 要：分析了模拟硬件描述语言Verilog－A的特点及模型结构，根据仿真速度和仿真精度的折衷考虑，设计实现了模拟开关、带隙基准电压源及运放的Verilog－A行为模型。根据数模转换器（DAC）的特性，基于Verilog－A设计了DAC参数测试模型，也建立8位DAC的行为模型。所有行为模型都在Cadence Spectre仿真器中实现了仿真验证。 　　关键词：Verilog－A；行为；模型；仿真 　　随着集成电路技术的不断发展，片上系统（SOC）设计正在成为集成电路设计的发展方向。SOC芯片集成了大量的IP核，如微处理器、数字信号处理器（DSP）、模／数转换器（ADC）、数／模转换器（DAC）、模拟滤波器、存储器及射频（RF）单元等，使得芯片的设计规模远远超过了以往的设计，其片内通讯及IP核接口的复杂程度也大大提高，从而使其设计的难度和复杂度都达到了前所未有的程度［1］，而SOC系统 验证就成为了设计的难点。 　　SOC系统验证就是对基于IP核实现的SOC系统进行功能验证、静态时序分析、功耗分析等，以保证正确的系统功能和良好的产品性能。以前的SOC验证方法是基于混合信号集成电路仿真方法，其中模拟IP核的仿真则采用Spice仿真方法实现。虽然这种仿真方法具有较高的仿真精度，但是仿真速度无法满足产品开发的时间要求，也对仿真收敛性提出了新的要求。本文基于模拟硬件描述语言Verilog－A，研究模拟电路的行为模型及仿真，建立了带隙基准电压源、运放等模拟IP核的精确行为模型。如果对所有的模拟IP核建立精确行为模型，不仅可以很好的解决SOC的系统验证，也可以解决ADC等混合信号集成电路的参数测试问题。

　　1　模拟硬件描述语言Verilog－A　　 　　Verilog－A是描述模拟电路系统和模拟电路单元的结构、行为及特性参数的模块化硬件描述语言［2－3］，也可以用于描述传统的信号系统，如固体力学、流体力学、热力学等系统。与Spice子电路的仿真编译相同，Verilog－A行为级模型能映射成网表，网表模型包括行为模型的模型名、参数等，其端口对应于行为模型的端口。表－1为Verilog－A行为模型结构。

　　为了便于实现模拟电路系统性能与物理实现之间的优化设计，Verilog－A提供了多层次的行为及结构模型和多种行为模块描述方法，包括有限指数产生器limexp（）、积分产生器idt（）、微分产生器ddt（）与延迟产生器delay（）等许多用以描述模拟电路行为模块的函数。通过对不同函数的设定及组合，可以定义出模拟电路模块，如各种运算放大器、带隙基准电源源、模拟锁相环（APLL）、压控振荡器（VCO）、MOS电容、开关电容滤波器、数／模转换器（DAC）与模／数转换器（ADC）等，进而设计用于SOC设计的模拟电路IP核行为模型。再将模拟电路IP核的Veril－og－A行为模型整合到Spectre等混合信号仿真环境中，就可以快速实现SOC设计，并保证IP核之间的无缝联接。

　　2　基于Verilog－A的模拟电路行为模型

　　2．1模拟开关行为模型 在模拟集成电路设计中，模拟开关是最重要的 模拟器件，其在CMOS开关电容、采样保持等电路中具有广泛的应用。所以，模拟开关行为模型是研究CMOS开关电容滤波器、高速数／模转换器等混合信号IP核行为模型的基础。 　　模拟开关行为模型研究必须考虑三方面的实际因素：沟道电阻、控制信号馈通、信号相关性的开启与闭合。与以前的理想开关模型相比，基于Verilog－A的模拟开关行为模型的沟道电阻值是连续变化的，而不是突变的。采用Verilog－A实现模拟开关连续变化特性时，考虑仿真行为的收敛性，采用“transition”操作可以实现，但是会明显减慢系统仿真的速度。利用低通RC滤波器的特性，可以很好的实现模拟开关行为模型，并能保证系统的高速仿真。 　　Cadence Spectre仿真器与所有的模拟电路仿真工具相同，直流工作点分析是瞬态、交流等仿真分析的基础，所以必须考虑模拟开关模型的直流收敛性。根据直流分析的特点，模拟开关模型必须具有明确的初始值，如输出电压等于输入电压。在Verilog－A的模型表征中，可以明确输出电压和输入电压的初始差值为零，即

　　V（out，in）＜＋0．0（1）

　　2．2　带隙基准电压源电路行为模型及仿真 　　图1是CMOS带隙基准电压源电路，图中的运算放大器的作用使电路处于深度负反馈状态，Q1、Q2、Q3是由N阱和P衬底形成的寄生纵向双极结形场效应晶体管（BJT）。在基准电路稳定输出时

　　根据带隙基准电压源电路的特点，所建立的Verilog－A行为模型如下：

　　在Verilog－A模型中，除了定义1．2 V的输出电压外，还包括了10－ppm／K的温度系数和1．1 mV／V的电源抑制比。采用Cadence Spectre仿真工具，图2（a）为行为模型的温度特性，图2（b）为行为模型的电 源特性。

　　2．3　全差分运算放大器行为模型及仿真

　　图3为高速全差分运算放大器电路。要建立图3电路的行为模型，必须选取合适的运放行为参数，以便保证仿真精度和仿真速度。基于运放模型，本文所选择的行为参数为：直流开环增益、相位裕度（PM）、单位增益频率、输入失调电压（VOS）、负载电容（CL）和负载电阻（RL）。这些参数在运放的交流（AC）小信号分析能得到完整的体现，所以运放行为模型的核心是AC模型。全差分运放的理想模型如下：

　　基于运放的小信号模型，在Verilog－A的行为模型中，相位裕度、直流开环增益等参数直接反应于“initial block”中，但是运放的噪声模型则需要考虑更多的实际因素，如MOS晶体管非线性所引起的转换（Slewing）速率变化及限幅（Cliping）效应。根据差分放大器的转换速率受限于尾（Tail）电流的特性，运放Verilog－A行为模型也通过尾电流的一阶近似来反映其转换特性。图4为全差分运放Verilog－A模型的仿真波形。

　　3　基于Verilog－A的模拟电路系统仿真　　 　　在模拟电路系统仿真、电路仿真和后仿真阶段，系统仿真激励程序设计是最关键的环节，而传统的Spice激励程序已经不能胜任SOC的设计需要，但是Verilog－A就能较好的解决这个问题。本文针对高速DAC的无杂波动态范围（SFDR）等频域特性参数的系统仿真，采用Verilog－A设计了激励程序（TestBench），快速得到了SFDR的仿真结果。 　　DACSFDR的测试方法是在数字输入端输入数字正弦信号，将所得到的模拟输出信号进行快速傅立叶（FFT）变换，一次谐波和二次谐波的差值就是SFDR值。为了测试DAC参数，基于Verilog－A建立DAC模型和相同分辨率的ADC行为模型，其中ADC模型主要用于产生各种模拟信号，也可以与DAC的模拟输出信号进行比较。图5为DAC的参数测试 系统模型。

　　图6为8 bit ADC的仿真波形，输入信号是周期为1MHz的正弦波。

　　4　结　论　　 　　Verilog－A是一种高层次模拟电路硬件描述语言，与Verilog配合能实现SOC的高层次设计及系统验证。本文基于Verilog－A语言，建立了模拟开关、带隙基准电压源、运算放大器电路的行为模型，并采用Cadence Spectre进行了仿真验证。针对SOC系统验证应用，对高速DAC模型及参数测试模型进行了研究，并建立了快速的参数测试模型及方法。所有Verilog－A行为模型都采用Cadence Spectre进行了仿真验证。 　

　　参考文献

　　［1］　张镇，魏同立．基于IP模块的片上系统设计［J］．电子器件．2002，25［2］：127－142．

　　［2］　OVILanguage Reference Manual［S］．Version 1．9．

　　［3］　MillerIra，Thierry Cassagnes．Verilog－AMS Eases MixedMode Signal Simulation［C］．2001．Boston．Nanotech 2001．


摘自《电子器件》
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